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    一種半導體裝置，包含：數個第一導電圖案，係彼此相鄰且被包含第一及第二溝槽的溝槽隔離；第二導電圖案，係形成在第一溝槽中；及絕緣圖案，係部分地填入在第二導電圖案下方的第二溝槽且形成在第一導電圖案與第二導電圖案之間。
    公开号:TW201310582A
    申请号:TW101100156
    申请日:2012-01-03
    公开日:2013-03-01
    发明作者:Seung-Jin Yeom；Noh-Jung Kwak；Chang-Heon Park；Sun-Hwan Hwang
    申请人:Hynix Semiconductor Inc；
    IPC主号:H01L27-00
    专利说明:
    帶有鑲嵌位元線之半導體裝置及其製造方法
    本案主張在2011年8月29日申請之韓國專利申請案第10-2011-0086762號的優先權，以引用的方式將其全文併入本文。
    本發明的數個示範性實施例係關於一種製造半導體裝置之方法，尤其是，關於一種半導體裝置，其可減少位元線與儲存節點接觸插塞之間的電容，及其製造方法。
    最近，隨著記憶裝置的整合度增加，在形成具有堆疊結構的位元線後形成用於儲存節點接觸插塞(SNC)之自我對準接觸(SAC)可能是相當困難的。在30nm等級以下的記憶裝置中，因為製程餘裕(process margin)隨之減少，因此可能無法確保儲存節點接觸孔的開口面積進而造成SAC失效。
    為了對付這些特點，導入了鑲嵌位元線製程，其中鑲嵌位元線製程係先形成儲存節點接觸插塞再形成位元線。
    具體而言，在鑲嵌位元線製程中，將兩個相鄰的儲存節點接觸插塞形成為連結在一起且接著透過鑲嵌製程將彼此分開。之後，形成位元線而填入鑲嵌圖案的內部。藉由此製程，相較於個別形成數個儲存節點接觸插塞的情況，可容易地執行圖案化。同樣地，相較於用以接著形成儲存節點接觸插塞的製程，在發生SAC失效方面上具有優勢。
    第1A圖係顯示帶有鑲嵌位元線之習知半導體裝置的剖面圖。
    參照第1A圖，在半導體基板11中以隔離層12劃定複數個主動區13。主動區13各自定義有位元線接觸區及儲存節點接觸區。將儲存節點接觸插塞15A及15B形成在主動區13的儲存節點接觸區中。將位元線16形成在主動區13的位元線接觸區中。位元線16係藉由被填入在相鄰的儲存節點接觸插塞15A及15B間所定義的空間中來形成(其被稱為鑲嵌圖案)，因而作為鑲嵌位元線。將位元線間隔物17形成在位元線16的兩個側壁上及儲存節點接觸插塞15A及15B的兩個側壁上。進一步地，將位元線間隔物17形成在儲存節點接觸插塞15A及15B與位元線16之間。元件符號14代表層間介電或絕緣層，而元件符號18代表位元線硬遮罩層。
    在如上述建構的習知半導體裝置中，在位元線16的關鍵尺寸(CD)受到限制的情況下，應同時滿足位元線電阻(每單位胞元之位元線的片電阻)及總位元線電容(它們具有相互抵換的關係(trade-off relationship))。然而，在20nm等級以下的半導體裝置中，要同時獲得其兩個理想值可能是困難的。
    在上述的結構中，為了在電性上完全隔離相鄰的主動區13，位元線16應具有完全分開儲存節點接觸插塞15A及15B的深度。因此，當形成位元線16用的鑲嵌圖案時，隔離層12的一部分也應被蝕刻。就這一點而言，若位元線16的關鍵尺寸增加，則因為主動區13與儲存節點接觸插塞15A及15B之間的接觸面積可能減少所以接觸電阻可能增加。因此，考慮重疊及CD的變異，可能進一步減少位元線16的可確保的CD。
    第1B圖係描述在習知技術中依關鍵尺寸差異而定之位元線電容與位元線電阻之間的關係的圖表。第1C圖係顯示位元線與儲存節點接觸插塞之間的重疊區域的透視立體圖。
    當參照第1B圖說明結構態樣時，若位元線16的關鍵尺寸減少(CD2＞CD1，看第1B圖的)，則為了獲得預定等級的位元線電阻BLRs，應增加位元線16的高度(在回蝕刻後之最終位元線高度)。然而，若增加最終位元線高度，則儲存節點接觸插塞15B與位元線16透過它而彼此面對的區域(之後稱為「重疊區域」)100(看第1C圖)以相同的比率增加。結果，位元線16與儲存節點接觸插塞15之間的電容BLC可能增加(看第1B圖的)。
    在物質方面，需要發展帶有低比電阻的物質作為用於形成位元線16的金屬層，且需要帶有低介電常數的物質用於位元線間隔物17。就這一點而言，即使當將低電阻氮化鈦層(TiN)應用在間隔物時，到目前為止已被發展的低電阻鎢層W及氧化物層，仍可能難以滿足上述兩個特性。
    本發明的示範性實施例，係針對在沒有位元線電阻的損失下可減少位元線與儲存節點接觸插塞之間的電容的半導體裝置，及其製造方法。
    根據本發明之一示範性實施例，一種半導體裝置，包含：數個第一導電圖案，係彼此相鄰且被包含第一及第二溝槽的溝槽隔離；第二導電圖案，係形成在第一溝槽中；及絕緣圖案，係部分地填入在第二導電圖案下方的第二溝槽且形成在第一導電圖案與第二導電圖案之間。
    根據本發明之另一示範性實施例，一種半導體裝置，包含：複數個相鄰的插塞，係被包含第一及第二溝槽的溝槽隔離；位元線，係形成在第一溝槽中；及絕緣層，係部分地填入在位元線下方的第二溝槽且形成在插塞與位元線之間。
    根據本發明之另一示範性實施例，一種半導體裝置，包含：隔離層，係隔離數個相鄰的主動區；數個儲存節點接觸插塞，係形成在數個主動區上方且被包含第一及第二溝槽的溝槽隔離；絕緣層，係部分地填入第一溝槽且形成在數個儲存節點接觸插塞的數個側壁上；及位元線，係部分地填入在絕緣層上方的第二溝槽。
    根據本發明之另一示範性實施例，一種半導體裝置，包含：隔離層，係隔離數個相鄰的主動區；數個儲存節點接觸插塞，係形成在數個主動區上方且被第一及第二溝槽隔離，其中第二溝槽被定義在第一溝槽下方且具有朝它的底部逐漸減少的關鍵尺寸；絕緣層，係間隙填入(gap-filling)第二溝槽且形成在數個儲存節點接觸插塞的數個側壁上；及位元線，係部分地填入第一溝槽。
    根據本發明之另一示範性實施例，一種製造半導體裝置之方法，包含：在半導體基板上方形成初步第一導電圖案；蝕刻初步第一導電圖案並藉此形成被包含第一及第二溝槽的溝槽隔離的數個第一導電圖案，其中第二溝槽被定義在第一溝槽下方且具有比第一溝槽小的關鍵尺寸；形成間隙填入第二溝槽且被配置在第一溝槽的數個側壁上的絕緣層；及形成部分地填入第一溝槽的第二導電圖案。
    以下將參照隨附圖式更詳細地說明本發明的示範性實施例。然而，本發明可以不同的形式實施且不應被解釋為受本文所述的實施例限制。相反的，提供這些實施例是為了完整且完全地揭露本發明，並將本發明的範圍充分傳達給本發明所屬技術領域中具有通常知識者。整篇說明書，類似的元件符號代表所有不同圖式及本發明實施例中類似的元件。
    圖式不必然是依比例繪製且在一些情況下為了清楚顯示實施例的特徵而予以放大。當指第一層為在第二層「上」或基板「上」時，並非僅指將第一層直接形成在第二層或基板上的情形，而是亦指在第一層與第二層或基板之間有第三層存在的情形。
    第2A圖係顯示根據本發明的第一示範性實施例之半導體裝置的平面圖，且第2B圖係沿第2A圖之A-A’線的剖面圖。
    參照第2A及2B圖，將隔離層22形成在半導體基板21中。以隔離層22定義出主動區23。將儲存節點接觸插塞29A及29B形成在主動區23的儲存節點接觸區中。將位元線36形成在主動區23的位元線接觸區中。以位元線36分開儲存節點接觸插塞29A及29B。以填入鑲嵌圖案中的方式形成位元線36，該鑲嵌圖案係藉由蝕刻第一層間介電或絕緣層24、蝕刻中止層25、及第二層間絕緣層26來形成。因此，將位元線36稱為鑲嵌位元線。以鑲嵌圖案將初步儲存節點接觸插塞劃分成個別的儲存節點接觸插塞29A及29B。
    用於分割成儲存節點接觸插塞29A及29B的鑲嵌圖案具有由第一溝槽31及第二溝槽33所構成的兩階段溝槽結構。第二溝槽33的關鍵尺寸小於第一溝槽31。將位元線36形成在第一溝槽31中，且將位元線間隔物35填入第二溝槽33。將位元線硬遮罩層37形成在位元線36上。將位元線間隔物35形成在位元線36與儲存節點接觸插塞29A及29B之間。位元線間隔物35包含如氮化矽層之氮化物層。儲存節點接觸插塞29A及29B包含多晶矽層。將硬遮罩層圖案30形成在儲存節點接觸插塞29A及29B和第二層間絕緣層26上。顯示在第2A圖的元件符號BG代表埋入式閘極。
    如上所述，將位元線間隔物35沉積在儲存節點接觸插塞29A及29B與位元線36之間。即，位元線間隔物35間隙填入第二溝槽33且被形成在第一溝槽31的側壁上。
    第2C圖係顯示根據本發明的第一示範性實施例之位元線與儲存節點接觸插塞之間的重疊區域的透視立體圖。
    參照第2C圖，因為將位元線間隔物35填入第二溝槽33，因此重疊區域200減少，其中重疊區域200代表儲存節點接觸插塞29A及29B與位元線36彼此面對的區域。例如，因為將位元線間隔物35填入第二溝槽33且未將位元線36沉積在第二溝槽33中，因此儲存節點接觸插塞29A及29B與位元線36之間的重疊區域200減少。
    結果，在本發明之第一示範性實施例中，即使當位元線36的關鍵尺寸減少而將位元線36的高度增加以確保位元線電阻時，仍因為將由介電(絕緣)物質所製成的位元線間隔物35填入第二溝槽33且未將位元線36形成在第二溝槽33中，因此儲存節點接觸插塞29A及29B與位元線36之間的重疊區域200減少。因此，可減少儲存節點接觸插塞29A及29B與位元線36之間的電容。
    再者，在本發明之第一示範性實施例中，因為只將位元線36形成在第一溝槽31中且將位元線間隔物35填入第二溝槽33中，因此即使增加位元線36的關鍵尺寸，儲存節點接觸插塞29A及29B與主動區23之間接觸面積仍不會減少。例如，即使當將形成位元線36處的第一溝槽31的關鍵尺寸增加時，仍因為第一溝槽31的底部不會到達主動區23，因此儲存節點接觸插塞29A及29B與主動區23之間接觸面積不會減少。
    第3A至3J圖係顯示製造根據本發明的第一示範性實施例之半導體裝置之方法的剖面圖。
    參照第3A圖，將隔離層22形成在半導體基板21中。透過本發明所屬技術領域中熟知的淺溝槽隔離(STI)製程形成隔離層22。以隔離層22定義出主動區23。雖未顯示，但在形成隔離層22後，可執行用於形成埋入式閘極BG的製程。因為埋入式閘極BG未被顯示在沿著A-A’線的剖面圖，因此可如本發明所屬技術領域中周知般執行用於形成埋入式閘極BG的製程。
    然後，將層間絕緣層形成在包含主動區23的半導體基板21的表面上。例如，堆疊第一層間絕緣層24、蝕刻中止層25、及第二層間絕緣層26作為層間絕緣層。第一層間絕緣層24及第二層間絕緣層26包含如硼磷矽酸鹽玻璃(BPSG)的氧化矽層。蝕刻中止層25包含氮化矽層。蝕刻中止層25在後續的鑲嵌製程中作為蝕刻中止物(etch stopper)。
    雖未顯示，但在形成層間絕緣層前，可以與儲存節點接觸插塞及位元線連接的方式形成著陸插塞(landing plug)。可以利用隔離層22進行自我對準的方式形成著陸插塞。著陸插塞包含多晶矽層。在另一示範性實施例中，可在隔離層22前形成著陸插塞。例如，在形成著陸插塞用的導電層後，藉由透過STI製程蝕刻導電層，來形成著陸插塞。之後，藉由使用著陸插塞作為蝕刻阻障(etch barrier)蝕刻半導體基板21，來定義出溝槽，且形成隔離層22而填入溝槽。
    接著，將儲存節點接觸遮罩27形成在第二層間絕緣層26上。使用光阻層形成儲存節點接觸遮罩27。
    接下來，藉由使用儲存節點接觸遮罩27作為蝕刻阻障來蝕刻第二層間絕緣層26、蝕刻中止層25、及第一層間絕緣層24。結果，定義出雙儲存節點接觸孔28，其每一個同時地打開相鄰的主動區23。被雙儲存節點接觸孔28打開的主動區23對應於儲存節點接觸區。主動區23具有島的形狀，且包含要接觸儲存節點接觸插塞的儲存節點接觸區、及要接觸位元線的位元線接觸區。同樣的，主動區23進一步在儲存節點接觸區與位元線接觸區之間包含閘極區，在該閘極區中形成閘極。作為埋入式閘極用的區的閘極區可具有溝槽結構。
    參照第3B圖，將儲存節點接觸遮罩27移除。之後，以填入雙儲存節點接觸孔28的方式形成初步儲存節點接觸插塞29。為了形成初步儲存節點接觸插塞29，在沉積多晶矽層後，執行化學機械研磨(CMP)或回蝕刻。因為每一個初步儲存節點接觸插塞29同時與兩個相鄰的主動區23連接，因此也稱它們為合併的儲存節點接觸插塞(merged SNC)。
    參照第3C圖，形成鑲嵌製程用的鑲嵌遮罩30。鑲嵌遮罩30係用於將初步儲存節點接觸插塞29劃分成個別的儲存節點接觸插塞、及形成用於形成位元線的鑲嵌圖案的遮罩。鑲嵌遮罩30包含光阻層圖案或硬遮罩層圖案。此後，將稱鑲嵌遮罩30為硬遮罩層圖案30。硬遮罩層圖案30包含如氮化矽層的氮化物層。
    藉由使用硬遮罩層圖案30作為蝕刻阻障來執行鑲嵌製程。鑲嵌製程包含用於定義出第一溝槽的第一次蝕刻製程、用於定義出第二溝槽的第二次蝕刻製程、及用於蝕刻層間絕緣層的第三次蝕刻製程。第一次蝕刻製程係用於同時蝕刻初步儲存節點接觸插塞及層間絕緣層的製程，而第二次蝕刻製程係用於進一步蝕刻初步儲存節點接觸插塞的製程。在第一次蝕刻製程與第二次蝕刻製程之間執行犧牲間隔物製程(sacrificial spacer process)。
    回頭參照第3C圖，藉由第一次蝕刻製程來蝕刻初步儲存節點接觸插塞29及定義出第一溝槽31。在第一次蝕刻製程中，初步儲存節點接觸插塞29並非被完全劃分，反倒是被部分地蝕刻。於是，初步儲存節點接觸插塞29殘留在第一溝槽31的底部部分。當執行第一次蝕刻製程時，層間絕緣層也被部分地蝕刻。例如，層間絕緣層的第二層間絕緣層26被蝕刻，且蝕刻被中止在蝕刻中止層25。即使當形成層間絕緣層時沒有使用氮化物層來執行中止蝕刻的功能仍可控制第一溝槽31的深度。
    參照第3D圖，將犧牲間隔物32形成在第一溝槽31的兩個側壁上。犧牲間隔物32包含氧化物層。為了形成犧牲間隔物32，在將氧化物層沉積在整個表面上後，執行回蝕刻製程。
    然後，執行第二次蝕刻製程。即，使用犧牲間隔物32作為蝕刻阻障，將位於第一溝槽31下方的初步儲存節點接觸插塞29加以蝕刻。依此方式，以將初步儲存節點接觸插塞29劃分為各自獨立的儲存節點接觸插塞29A及29B的方式定義出第二溝槽33。
    參照第3E圖，移除犧牲間隔物32。
    透過上述一系列製程，形成包含第一溝槽31及第二溝槽33的第一鑲嵌圖案201。第一鑲嵌圖案201將初步儲存節點接觸插塞29劃分成獨立的儲存節點接觸插塞29A及29B。相鄰的儲存節點接觸插塞29A及29B之彼此面對的側壁具有由定義第一及第二溝槽31及33所造成的階梯形狀。將第二鑲嵌圖案202形成在位元線接觸區。第一鑲嵌圖案201及第二鑲嵌圖案202係以線狀連接。
    參照第3F圖，執行第三次蝕刻製程。例如，蝕刻在第二鑲嵌圖案202下方的層間絕緣層。第三次蝕刻製程蝕刻蝕刻中止層25及第一層間絕緣層24。依此方式，第二鑲嵌圖案202曝露主動區23之將被位元線接觸的位元線接觸區34。當執行第三蝕刻製程時，隔離層22可能在第一鑲嵌圖案201下方被部分地凹陷。
    如從上述所能輕易看出的，帶有兩階段溝槽結構的第一鑲嵌圖案201係形成在儲存節點接觸插塞29A與29B之間。帶有單一階段溝槽結構的第二鑲嵌圖案202係形成在將形成位元線的區。兩階段溝槽的關鍵尺寸，係可藉由控制犧牲間隔物32的厚度來控制，且可縮小至只要隨後能將間隔物絕緣層輕易地填入第一鑲嵌圖案201即可。
    參照第3G圖，將間隔物絕緣層35形成在包含第一及第二鑲嵌圖案201及202的整個表面上。間隔物絕緣層35包含如氮化矽層的絕緣層。同樣地，作為間隔物絕緣層35，可使用氧化矽層。再者，間隔物絕緣層35可包含氧化矽層與氮化矽層的組合，即，其雙層化堆疊或三層化堆疊。
    將間隔物絕緣層35形成有至少間隙填入第二溝槽33的厚度。使用間隔物絕緣層35作為位元線間隔物。
    參照第3H圖，藉由選擇性移除間隔物絕緣層35，使將被位元線接觸的主動區23的表面曝露。即，曝露位元線接觸區34。為了曝露位元線接觸區34，可使用位元線接觸遮罩(未顯示)。
    隨著依此方式曝露位元線接觸區34，間隔物絕緣層35殘留在第一鑲嵌圖案201的底部的側壁上且只殘留在第二鑲嵌圖案202的側壁上。換言之，間隔物絕緣層35仍間隙填入第一鑲嵌圖案201的第二溝槽33。間隔物絕緣層35作為位元線間隔物。此後，將稱間隔物絕緣層35為位元線間隔物35。
    參照第3I圖，將位元線36形成為部分地填入形成有位元線間隔物35的第一及第二鑲嵌圖案201及202。
    在形成位元線36方面，將導電層形成在整個表面上而填入第一及第二鑲嵌圖案201及202。然後，導電層透過如CMP之個別的製程殘留在第一及第二鑲嵌圖案201及202中。接著，使導電層凹陷預定的深度。在使導電層凹陷方面，可使用回蝕刻製程。
    位元線36包含阻障層及位元線金屬層。可藉由使用如鎢之金屬來形成位元線金屬層。阻障層包含氮化鈦層。在形成阻障層前，可執行離子植入製程及矽化物製程。離子植入製程係用於減少接觸電阻的製程，而矽化物製程係用於形成歐姆接觸的製程。
    參照第3J圖，將位元線硬遮罩層37形成在包含位元線36的整個表面上。位元線硬遮罩層37包含如氮化矽層的氮化物層。以位元線硬遮罩層37間隙填入第一溝槽在位元線36上方的開口部。
    接著，將位元線硬遮罩層37平坦化。以使硬遮罩層圖案30的表面曝露為目標執行位元線硬遮罩層37的平坦化。平坦化使用CMP製程。藉由這樣的平坦化，位元線硬遮罩層37只殘留在位元線36上。
    第4圖係顯示根據本發明的第二示範性實施例之半導體裝置的剖面圖。
    參照第4圖，根據本發明的此第二示範性實施例之半導體裝置類似第一實施例，除了當形成間隔物絕緣層35時第二溝槽33未被完全地間隙填入，而是藉由使用另外的間隙填入絕緣層38來對第二溝槽33進行間隙填入以外。除了用於形成另外的間隙填入絕緣層38的製程以外的其他製程，係以與第一實施例者相同的方式執行。另外的間隙填入絕緣層38包含氧化物層或氮化物層。
    第5圖係顯示根據本發明的第三示範性實施例之半導體裝置的剖面圖。
    參照第5圖，根據本發明的第三示範性實施例之半導體裝置類似第一實施例，除了在形成間隔物絕緣層35前藉由間隙填入絕緣層39對第二溝槽33進行間隙填入以外。除了用於形成間隙填入絕緣層39的製程以外的其他製程，係以與第一實施例者相同的方式執行。間隙填入絕緣層39包含氧化物層或氮化物層。
    根據第二及第三示範性實施例，將間隙填入絕緣層38或39填入第二溝槽33中且不將位元線36沉積在第二溝槽33中。結果，儲存節點接觸插塞29A及29B與位元線36透過它而彼此面對的重疊區域減少。因此，即使當因位元線36的關鍵尺寸減少而增加位元線36的高度以確保位元線電阻時，仍可減少儲存節點接觸插塞29A及29B與位元線36之間的電容。
    進一步地，因為只將位元線36形成在第一溝槽31中且將間隙填入絕緣層38或39填入第二溝槽33中，因此即使當位元線36的關鍵尺寸增加，儲存節點接觸插塞29A及29B與主動區23之間的接觸面積仍不會減少。例如，即使當將內部形成有位元線36的第一溝槽31的關鍵尺寸增加時，因為第一溝槽31的底部不會到達主動區23，因此儲存節點接觸插塞29A及29B與主動區23之間的接觸面積仍不會減少。
    根據本發明的示範性實施例，因為將絕緣層間隙填入兩階段溝槽的下部溝槽且減少位元線與儲存節點接觸插塞之間的面積，因此可在沒有位元線電阻的損失下顯著地減少位元線與儲存節點接觸插塞之間的電容。
    進一步地，在本發明的示範性實施例中，因為可將在儲存節點接觸插塞的下部之間的間隙減少，因此可將儲存節點接觸插塞與主動區之間的接觸面積最大化，藉此可有效地減少因儲存節點接觸插塞的電阻所造成的半導體裝置失效的發生。
    雖然已就特定實施例說明了本發明，但是對本發明所屬技術領域中具有通常知識者而言，可在不背離如下面申請專利範圍所定義之發明的精神及範圍下作出各種變更及修飾。
    BG．．．埋入式閘極
    11．．．半導體基板
    12．．．隔離層
    13．．．主動區
    14．．．層間介電或絕緣層
    15．．．儲存節點接觸插塞
    15A．．．儲存節點接觸插塞
    15B．．．儲存節點接觸插塞
    16．．．位元線
    17．．．位元線間隔物
    18．．．位元線硬遮罩層
    21．．．半導體基板
    22．．．隔離層
    23．．．主動區
    24．．．第一層間介電或絕緣層
    25．．．蝕刻中止層
    26．．．第二層間絕緣層
    27．．．儲存節點接觸遮罩
    28．．．雙儲存節點接觸孔
    29．．．初步儲存節點接觸插塞
    29A．．．儲存節點接觸插塞
    29B．．．儲存節點接觸插塞
    30．．．硬遮罩層圖案、鑲嵌遮罩
    31．．．第一溝槽
    32．．．犧牲間隔物
    33．．．第二溝槽
    34．．．位元線接觸區
    35．．．位元線間隔物、間隔物絕緣層
    36．．．位元線
    37．．．位元線硬遮罩層
    38．．．間隙填入絕緣層
    39．．．間隙填入絕緣層
    100．．．重疊區域
    200．．．重疊區域
    201．．．第一鑲嵌圖案
    202．．．第二鑲嵌圖案
    第1A圖係顯示帶有鑲嵌位元線之習知半導體裝置的剖面圖。
    第1B圖係顯示在習知技術中依關鍵尺寸差異而定之位元線電容與位元線電阻之間的關係的圖表。
    第1C圖係顯示在習知技術中位元線與儲存節點接觸插塞之間的重疊區域的透視立體圖。
    第2A圖係顯示根據本發明的第一示範性實施例之半導體裝置的平面圖。
    第2B圖係沿第2A圖之A-A’線的剖面圖。
    第2C圖係顯示根據本發明的第一示範性實施例之位元線與儲存節點接觸插塞之間的重疊區域的透視立體圖。
    第3A至3J圖係顯示製造根據本發明的第一示範性實施例之半導體裝置之方法的剖面圖。
    第4圖係顯示根據本發明的第二示範性實施例之半導體裝置的剖面圖。
    第5圖係顯示根據本發明的第三示範性實施例之半導體裝置的剖面圖。
    21．．．半導體基板
    22．．．隔離層
    23．．．主動區
    24．．．第一層間介電或絕緣層
    25．．．蝕刻中止層
    26．．．第二層間絕緣層
    29A．．．儲存節點接觸插塞
    29B．．．儲存節點接觸插塞
    30．．．硬遮罩層圖案、鑲嵌遮罩
    31．．．第一溝槽
    33．．．第二溝槽
    35．．．位元線間隔物、間隔物絕緣層
    36．．．位元線
    37．．．位元線硬遮罩層
    权利要求:
    Claims (20)
    [1] 一種半導體裝置，包含：數個第一導電圖案，係彼此相鄰且被包含第一及第二溝槽的溝槽隔離；第二導電圖案，係形成在該第一溝槽中；及絕緣圖案，係填入在該第二導電圖案下方的該第二溝槽且形成在該第一導電圖案與該第二導電圖案之間。
    [2] 如申請專利範圍第1項之半導體裝置，其中該第二溝槽係定義在該第一溝槽下方且具有比該第一溝槽小的關鍵尺寸。
    [3] 如申請專利範圍第1項之半導體裝置，其中該第二溝槽係定義在該第一溝槽下方且具有逐漸向其底部減少的關鍵尺寸。
    [4] 如申請專利範圍第1項之半導體裝置，其中該絕緣圖案包含形成在該第二導電圖案下方的第一絕緣圖案、及形成在該第一導電圖案與該第二導電圖案之間的第二絕緣圖案，及其中該第一絕緣圖案具有比該第二導電圖案小的關鍵尺寸。
    [5] 如申請專利範圍第1項之半導體裝置，其中該絕緣圖案包含形成在該溝槽的底部及數個側壁上的第一絕緣圖案、及形成在該第二導電圖案與該第一絕緣圖案之間的第二絕緣圖案。
    [6] 一種半導體裝置，包含：複數個相鄰的插塞，係被包含第一及第二溝槽的溝槽隔離；位元線，係形成在該第一溝槽中；及絕緣層，係填入在該位元線下方的該第二溝槽且形成在該插塞與該位元線之間
    [7] 如申請專利範圍第6項之半導體裝置，其中該第二溝槽係定義在該第一溝槽下方且具有比該第一溝槽小的關鍵尺寸。
    [8] 如申請專利範圍第6項之半導體裝置，其中該第二溝槽係定義在該第一溝槽下方且具有逐漸向其底部減少的關鍵尺寸。
    [9] 如申請專利範圍第6項之半導體裝置，其中該絕緣層包含形成在該溝槽的底部及數個側壁上的第一絕緣層、及形成在該位元線與該第一絕緣層之間的第二絕緣層。
    [10] 如申請專利範圍第9項之半導體裝置，其中該第一絕緣層包含氮化物層，及該第二絕緣層包含氧化物層。
    [11] 如申請專利範圍第6項之半導體裝置，其進一步包含將數個相鄰的主動區隔離的隔離層。
    [12] 如申請專利範圍第11項之半導體裝置，其中該相鄰的插塞包含形成在該主動區上方且被該溝槽隔離之數個儲存節點接觸插塞
    [13] 如申請專利範圍第6項之半導體裝置，其中將該位元線填入在該絕緣層上方的該第一溝槽。
    [14] 如申請專利範圍第6項之半導體裝置，其中該第二溝槽係定義在該第一溝槽下方且具有比該第一溝槽小的關鍵尺寸。
    [15] 如申請專利範圍第6項之半導體裝置，其中該第二溝槽係定義在該第一溝槽下方且具有逐漸向其底部減少的關鍵尺寸。
    [16] 如申請專利範圍第6項之半導體裝置，其中該絕緣層包含形成在該溝槽的底部及數個側壁上的第一絕緣層、及形成在該位元線與該第一絕緣層之間的第二絕緣層。
    [17] 一種製造半導體裝置之方法，包含：在半導體基板上方形成初步第一導電圖案；蝕刻該初步第一導電圖案並藉此形成被包含第一溝槽及數個第二溝槽的溝槽隔離的數個第一導電圖案，其中該第二溝槽係定義在該第一溝槽下方且具有比該第一溝槽小的關鍵尺寸；形成間隙填入該第二溝槽且被配置在該第一溝槽的數個側壁上的絕緣層；及形成填入該第一溝槽的第二導電圖案。
    [18] 如申請專利範圍第17項之方法，其中包含該第一溝槽及該第二溝槽之該溝槽係由以下所定義出：藉由蝕刻該初步第一導電圖案來定義出第一溝槽；在該第一溝槽的數個側壁上形成犧牲層；及藉由透過使用該犧牲層作為阻障(barrier)蝕刻該初步第一導電圖案以將該初步第一導電圖案劃分成該第一導電圖案，來定義出第二溝槽。
    [19] 如申請專利範圍第17項之方法，其中該第一導電圖案包含數個儲存節點接觸插塞，及該第二導電圖案包含位元線。
    [20] 如申請專利範圍第18項之方法，其中該初步第一導電圖案之形成包含：形成將該半導體基板的數個相鄰的主動區隔離的隔離層；及其中該第二溝槽包含藉由蝕刻該隔離層所定義出的第三溝槽。
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